Blog circa I processori Imx6 consentono schermi ad alta risoluzione oltre i limiti LVDS a canale singolo

Nella progettazione di sistemi embedded, la gestione di display LVDS ad alta risoluzione e con un'elevata frequenza di aggiornamento è diventata un compito sempre più comune ma impegnativo. In particolare quando si prende di mira un display che supporta solo un'interfaccia LVDS a canale singolo con una risoluzione di 1920x1080@60Hz, il pixel clock richiesto (Dotclock) di 148,5 MHz impone requisiti significativi alla velocità di trasmissione dati del controller dell'interfaccia. Questo articolo approfondisce i principali colli di bottiglia tecnici incontrati durante tali adattamenti dell'interfaccia ed esplora soluzioni basate sulla serie di processori i.MX6, con l'obiettivo di fornire agli ingegneri una guida chiara e approfondimenti tecnici pratici.

Collo di bottiglia tecnico: limitazioni di velocità dell'LVDS a canale singolo

Per un display con risoluzione 1920x1080@60Hz, il pixel clock (Dotclock) è 148,5 MHz. Le interfacce LVDS (Low-Voltage Differential Signaling) trasmettono i dati tramite segnali differenziali per ridurre le interferenze elettromagnetiche e migliorare le velocità di trasmissione. In una configurazione LVDS a canale singolo, ciascuna coppia di linee differenziali trasmette tipicamente un bit di dati. Per calcolare l'orologio del serializzatore richiesto, è necessario considerare il numero effettivo di bit di dati. Un comune modello di trasmissione dati LVDS mappa i dati pixel a 8 bit (canali RGB) sulle linee dati. Tuttavia, la velocità di trasmissione effettiva dell'LVDS non è un semplice multiplo del clock dei pixel; coinvolge fattori come la codifica dei dati e la moltiplicazione dell'orologio.

Il calcolo di "148,5 MHz Dotclock * 7 Databit = 1039,5 MHz Serializer Clock" può discostarsi dalle pratiche standard o basarsi su uno schema di codifica specifico. Una comprensione più convenzionale è che il clock del serializzatore per la trasmissione LVDS a canale singolo di un segnale video 1920x1080 a 60 Hz è in genere un multiplo del clock dei pixel per coprire tutti i dati dei pixel e i segnali di sincronizzazione. Ad esempio, se viene utilizzata la trasmissione dei dati pixel a 8 bit, teoricamente il clock del serializzatore deve essere 8 volte il clock del pixel. Tuttavia, i progetti effettivi dell'interfaccia LVDS e i metodi di mappatura dei dati possono variare. Il problema principale è che se la frequenza di clock massima del serializzatore di un'interfaccia LVDS a canale singolo è limitata (ad esempio, 595 MHz come menzionato), l'utilizzo diretto della trasmissione a canale singolo per segnali ad alta risoluzione supererà le sue capacità.

Conclusione:Il proposto "orologio serializzatore da 1039,5 MHz" probabilmente supera i limiti hardware di molte interfacce LVDS a canale singolo (ad esempio, 595 MHz), rendendo impossibile pilotare un display 1920x1080 a 60 Hz direttamente con un'interfaccia LVDS a canale singolo.

Soluzione: modalità LVDS a doppio canale nei processori i.MX6

Per risolvere i limiti di velocità dell'LVDS a canale singolo, una soluzione comune consiste nello sfruttare la capacità di output LVDS a doppio canale di processori come la serie i.MX6. La modalità LVDS a doppio canale divide il flusso di dati in due canali LVDS indipendenti, dimezzando di fatto la velocità dati totale e riducendo i requisiti di clock del serializzatore per ciascun canale.

In questa modalità, i dati vengono divisi in parti dispari (ODD) e pari (EVEN), trasmessi attraverso due canali LVDS. Se il requisito di clock del serializzatore originale era 1039,5 MHz, la modalità a doppio canale lo riduce a circa 519,75 MHz per canale, che in genere rientra nelle capacità dell'interfaccia LVDS del processore i.MX6 (ad esempio, al di sotto del limite di 595 MHz).

Conclusione:L'uso della modalità LVDS a doppio canale dell'i.MX6 (modalità SPLIT) è una soluzione efficace per ridurre i requisiti di clock del serializzatore. Tuttavia, ciò richiede che il display stesso supporti l'ingresso LVDS a doppio canale, il che significa che deve unire correttamente i flussi di dati da entrambi i canali.

Informazioni chiave: Identificazione dei canali dati DISPARI/PARI

Quando si utilizza la modalità LVDS a doppio canale, una questione critica è determinare quale canale LVDS (tipicamente un'interfaccia fisica sul PHY) trasmette dati DISPARI e quale trasmette dati PARI. Ciò influisce direttamente sulla configurazione del driver video e sulle connessioni fisiche dei segnali.

Le informazioni sull'allocazione dei canali dati DISPARI/PARI sono generalmente reperibili nelle seguenti fonti:

1. Manuale tecnico di riferimento i.MX6 (TRM):La fonte più autorevole, che descrive in dettaglio il funzionamento del controller LVDS, la configurazione dei registri e la mappatura dei canali. Il TRM solitamente specifica quali porte di output fisico (ad esempio, LVDS0_TXP/N, LVDS1_TXP/N) corrispondono ai flussi di dati pari o dispari.
2. Caratteristiche elettriche o scheda tecnica i.MX6:Questi documenti forniscono definizioni di pin e descrizioni funzionali, che possono indirettamente indicare l'allocazione dei canali.
3. Schemi ufficiali della scheda di sviluppo EVK:Se si utilizza una scheda di sviluppo i.MX6, i suoi schemi mostrano chiaramente le connessioni dell'interfaccia LVDS e il modo in cui i pin di uscita LVDS del processore si collegano ai ricetrasmettitori o alle interfacce di visualizzazione.
4. Visualizza la scheda tecnica o il manuale utente:Sebbene le informazioni primarie risiedano sul lato processore, la documentazione del display può fornire le definizioni dei pin dell'interfaccia LVDS, incluso il supporto per la modalità a doppio canale e l'ordine previsto dei canali dati.
5. Scheda tecnica driver LVDS/chip PHY:Se viene utilizzato un driver LVDS o un chip PHY indipendente (ad esempio, la serie SN65LVDS di TI), la relativa scheda tecnica conterrà informazioni critiche sulla configurazione del canale e sull'allocazione del segnale.

Nota:Consultare sempre i documenti tecnici più recenti per il modello i.MX6 specifico (ad esempio, i.MX6Solo, i.MX6Dual, i.MX6Quad) poiché le configurazioni dell'interfaccia possono variare. Anche la comunicazione con i produttori di display per i requisiti dell'interfaccia LVDS è fondamentale per un adattamento di successo.

Riepilogo

L'adattamento di un display LVDS a canale singolo con una risoluzione di 1920x1080 a 60 Hz deve affrontare limitazioni hardware dovute a vincoli sulla velocità dei dati. I processori della serie i.MX6 offrono una soluzione praticabile tramite l'uscita LVDS a doppio canale, suddividendo il flusso di dati per ridurre i requisiti di clock del serializzatore per canale. La fonte più affidabile per l'allocazione dei canali dati DISPARI/PARI è il Manuale tecnico di riferimento (TRM) i.MX6, integrato da schede tecniche, schemi della scheda di sviluppo e documentazione del chip display/PHY. Lo studio attento di questi materiali e la corretta configurazione del software sono fondamentali per ottenere la funzionalità del display LVDS ad alta risoluzione.